Samsung präsentiert Roadmap für AI-Chip-Integration: Glas-Substrat soll 2029 marktreif sein

Samsung Elektronik beschleunigt die Kommerzialisierung der Panel-Level Packaging (PLP) Technologie und erweitert deren Anwendungsbereich von Smartphones und tragbaren Geräten auf den Bereich der großen Halbleiterverpackungen, die für KI-Datenzentren benötigt werden. Samsung Elektronik Semiconductor Packaging Senior Engineer Lee Hee-seok gab auf dem „ASPS 2026 Semiconductor Packaging Trends Forum“ bekannt, dass das Unternehmen seine Erfahrungen in der Massenproduktion von großen Panels im Mobilgeräte-Markt nutzen wird, um die entsprechende Technologie auf den Markt für ultra-große Verpackungen für KI auszudehnen.

PLP-Technologie verbessert die Produktionseffizienz um mehr als das Fünffache im Vergleich zur traditionellen Wafer-Verpackung

Fan-out Panel-Level Packaging (FO-PLP) ist ein Verfahren zur Chip-Verpackung auf quadratischen Panels, das im Vergleich zur traditionellen Fan-out Wafer-Level Packaging (FO-WLP) auf runden Wafern den größten Vorteil in der erheblichen Steigerung der Produktionseffizienz bietet. Bei runden Wafern geht beim Schneiden der Chips ein Teil des Randes verloren, während bei quadratischen Panels strukturell nahezu kein Randverlust besteht. Branchenstatistiken zeigen, dass mit einem 12-Zoll (300 mm) Wafer die PLP-Methode in der Regel mehr als fünfmal so viele Chips produzieren kann.

Samsung Electronics hat diese Technologie bereits in der Verpackung einiger mobiler Anwendungsprozessoren für Google Pixel Smartphones sowie in der Exynos W1000 tragbaren AP für die Galaxy Watch angewendet, wobei die entsprechenden Produkte auf großen Panels mit den Abmessungen 415 × 510 mm basieren. Mit der Ausweitung der Verpackungsanforderungen von Smartphones auf den Bereich der KI-Server steigen jedoch auch die technischen Herausforderungen. Halbleiterverpackungen für KI-Server sind größer und erfordern die Integration mehrerer Logik-Chips und Hochbandbreiten-Speicher (HBM), was strenge Anforderungen an die Qualitätskontrolle hinsichtlich Verzug, Dicke und die Ausrichtung des gesamten Panels mit sich bringt.

Samsung 415×510mm Panelfläche ist 2,2-mal so groß wie die von TSMC

Bei der Auswahl der PLP-Panelgröße verfolgt Samsung einen völlig anderen technischen Ansatz als TSMC. TSMC arbeitet derzeit an einer FO-PLP-Panelgröße von 310 × 310 mm, die voraussichtlich 2027 in der Erprobung sein wird und 2028 kommerzialisiert werden soll; Samsung Electronics hingegen wird weiterhin die bereits in der Massenproduktion für mobile Geräte validierte Panelgröße von 415 × 510 mm verwenden.

Im Vergleich der Flächen hat das 310 × 310 mm Panel von TSMC eine Fläche von etwa 96.100 mm², während das 415 × 510 mm Panel von Samsung eine Fläche von etwa 211.650 mm² hat, was bedeutet, dass die Panelfläche von Samsung 2,2-mal so groß ist wie die von TSMC. Theoretisch gilt: Je größer das Panel, desto mehr Chips können gleichzeitig verpackt werden, was die Produktionseffizienz entsprechend erhöht. Lee Hee-seok erklärte auf dem Forum, dass Samsung diese Panelgröße beibehalten wird, während TSMC plant, etwa 2028 mit der Massenproduktion zu beginnen, was zeitlich ebenfalls mit Samsungs Plan übereinstimmt.

Glas-Substrate könnten frühestens 2029 auf den Markt kommen, 2030 erscheint realistischer

Angesichts des anhaltenden Trends zur Vergrößerung von KI-Halbleitern treibt Samsung Electronics auch die Entwicklung von Next-Generation-Verpackungstechnologien wie Glas-Substraten voran. Im Vergleich zu traditionellen organischen Materialien bietet Glas Vorteile in Bezug auf die Dimensionsstabilität, da sein thermischer Ausdehnungskoeffizient auf ein Niveau nahe dem von Silizium eingestellt werden kann, was hilft, Verzug bei großen Verpackungen zu kontrollieren. Lee Hee-seok gab eine Prognose für den Zeitplan zur Kommerzialisierung von Glas-Substraten ab und glaubt, dass sie möglicherweise frühestens 2029 verfügbar sein könnten, aber 2030 realistischer erscheint. Mit der ständigen Vergrößerung der Verpackungsgrößen wird das Größenmanagement zunehmend schwierig, und Glas-Substrate könnten eine effektive Lösung zur Überwindung dieser Herausforderungen darstellen.

Hybrid-Bonding-Technologie wird den Verbindungsabstand auf unter 10μm reduzieren

Während die Verpackungen größer werden, treibt Samsung auch die Entwicklung von Hochdichte-Integrations-Technologien in vertikaler Richtung voran, wobei das Hybrid Copper Bonding (HCB) eine repräsentative Technologie darstellt. HBM besteht aus mehreren vertikal gestapelten DRAM-Chips, die durch Silizium-Durchkontaktierungen (TSV) und Mikropyramiden eine interlayer Verbindung herstellen. Je mehr Schichten gestapelt werden, desto größer wird die Gesamthöhe der Verpackung, was auch die Wärmeableitungsproblematik verschärft. Die Hybrid-Bonding-Technologie kann die Mikropyramiden umgehen und stattdessen eine direkte Verbindung zwischen den Chips über Kupferpads herstellen, wobei der Verbindungsabstand bei Mikropyramiden-Lösungen etwa 20 bis 25μm beträgt, während Hybrid-Bonding den Abstand auf unter 10μm reduzieren kann, was bei der gleichen Anzahl von Stapelschichten hilft, die Gesamtdicke zu verringern, die thermischen Eigenschaften zu verbessern und die elektrischen Leistungen zu steigern.

Darüber hinaus untersucht Samsung auch die Möglichkeit, die HBM-Stapelstruktur durch Hybrid-Bonding zu verändern, indem versucht wird, die Logik-Chips von der Unterseite an die Oberseite des HBM-Stapels zu verschieben. Die traditionelle HBM-Struktur sieht vor, dass der Logik-Chip an der untersten Schicht platziert wird, während die DRAM-Chips nacheinander nach oben gestapelt werden; wenn der Logik-Chip nach oben verschoben wird, würde dies bei der Mikropyramiden-Lösung aufgrund des zusätzlichen TSV für die Stromversorgung und Signalverbindung zu einem neuen Engpass führen. Aber im Hybrid-Bonding-Layout, da die Stapelhöhe bereits erheblich reduziert wurde, kann der Stromversorgungsweg verkürzt und gleichzeitig der Wärmeableitungsweg optimiert werden. Lee Hee-seok wies darauf hin, dass Hybrid-Bonding nicht nur den Verbindungsabstand von 20 bis 25μm auf unter 10μm reduzieren kann, sondern auch größere Möglichkeiten für Innovationen in der HBM-Verpackungsstruktur bietet, einschließlich Layout-Optionen für Logik-Chips an der Oberseite.

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